9月4日，华为半导体负责人何庭波更新τ（韬）定律论文，此前5月25日华为发布韬定律V1版本、7月4日更新V2版本，不到四个月时间内，华为三次就韬定律发表学术论文。
最新论文《Huaweis τ Chip Was Supposed to Melt?》（华为韬芯片本应熔化吗？）回应了3D堆叠芯片存在发热问题的质疑。
其中提到，热量是韬定律最棘手的隐忧，在芯片内部，能量的主要消耗并非来自计算本身，而是来自数据传输。外界预想折叠后单位面积晶体管激增，功率密度必然飙升，理应更热、更耗电，但事实上，通过电路折叠，典型核心导线长度缩短了20%，关键路径导线缩短了70%，最耗能的导线-时钟缓冲器数量减少一半。此外，电路折叠实现的晶体管数量提升可用于构建更多并行核心，使得每个核心能够以更低电压和时钟频率运行，提供更多灵活性。
麒麟芯片的功耗下降，不是来自计算更少，而是来自数据传输更少。
实测结果显示，相比麒麟9030 Pro，麒麟2026的NPU、GPU、CPU P-core、DSP等模块均能在相同的性能下实现更低频率、电压和功率密度，并且在全速运行的时候实现显著提升的性能——麒麟2026的芯片晶体管密度从约每平方毫米1.55亿提升到2.38亿个，跃升55%；在相同性能下，NPU功耗下降66%，GPU下降58%，CPU性能核心下降41%。其中NPU尤为突出：29TOPS算力不变，频率降63%，电压从0.85V降至0.55V，功耗密度下降73%。
针对局部高热，华为的解决方式在于两点。第一是通过折叠降低了源头功率密度，防止局部高温；第二是通过在设计时主动进行热排布，将发热最严重的模块置于散热路径最通畅的位置来予以平衡。
不过，折叠也并非万能钥匙，而是需要迭代的系统工程。何庭波明确指出，韬是时间缩放定律，而非能量缩放定律。若设计者将节省的时间全部用于提升频率，芯片反而可能更耗电。
更大的挑战仍然存在，混合键合间距、晶圆翘曲、对准精度、EDA工具适配等工程难题，需要未来三到五年持续攻关。散热虽因总功耗下降而缓解，但下层热量传导问题并未消失。
国金证券最新研报认为，华为韬定律芯片从平面集成走向立体集成，工艺步骤、互连数量和制造复杂度同步提升，对半导体设备是积极利好，后道测试是韬定律更直接的增量方向。
前道设备受益于国内存储、先进逻辑扩产，韬定律有望加速下游扩产节奏，刻蚀、薄膜沉积、涂胶显影及键合设备等需求全面增加。
后道测试是韬定律更直接的增量方向。芯片堆叠层数和互连数量增加，测试复杂度、测试时长及良率管理要求同步提升，芯片CoT倍数级提升，带动ATE、分选机、探针台、SLT和老化设备需求量增长。
开源证券表示，华为逻辑折叠更多是一种设计哲学与路径的创新，而非一劳永逸的方案，建议重点关注Fab、CP测试及新增设备环节。
Fab方面：韬定律直接带动先进制程晶圆需求，且韬定律的设计创新主要来自于前道晶圆厂的配合研发。
CP测试方面：越多晶圆，越多探针卡需求、越多探针台需求、越多测试机需求，韬定律带动的最明确的工艺方向是极细间距的混合键合。
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